本发明公开了一种条件预充的基于灵敏放大器的触发器,涉及集成电路技术领域。包括基于灵敏放大器的触发器SAFF,所述SAFF还包括:第七NMOS管MN7和第八NMOS管MN8组成的同或门,该同或门的输出信号节点为X;第五PMOS管MP5和第六PMOS管MP6;第五PMOS管MP5的第一端与第一PMOS管MP1的一端连接,第二端与电源线连接,第三端与节点X连接;第六PMOS管MP6的第一端与第二PMOS管MP2的一端连接,第二端与所述电源线连接,第三端与节点X连接。本发明能提高电路运行速度,同时降低电路的能量消耗。
1.一种条件预充的基于灵敏放大器的触发器,包括基于灵敏放大器的触发器SAFF,所述SAFF包括6个PMOS管,即第一PMOS管~第六PMOS管MP1~MP6;6个NMOS管,即第一NMOS管~第六NMOS管MN1~MN6;以及电源线,其中MP5栅端接节点X,源端接电源,漏端与所述第一PMOS管MP1的源端相接;MP1栅端接CLK,所述CLK为时钟信号,漏端与输出节点S相连;MP3栅端接输出节点R,源端接电源,漏端接输出节点S;MP4栅端接输出节点S,源端接电源,漏端接输出节点R;MP6栅端接节点X,源端接电源,漏端与所述第二PMOS管MP2的源端相接;MP2栅端接CLK,漏端接输出节点R;MN5栅端接CLK,源端接地,漏端与MN1、MN2的源端相接,MN1、MN2的栅端分别接D和D_bar,其中所述D_bar为D的反信号;MN6的栅端接节点X,源端和漏端分别接MN1、MN2的漏端;MN3栅端接输出节点R,源端接MN1漏端,漏端接输出节点S;MN4栅端接输出节点S,源端接MN2漏端,漏端接输出节点R;其特征在于,所述SAFF还包括:第七NMOS管MN7和第八NMOS管MN8组成的同或门,该同或门的输出信号节点为X;第七NMOS管MN7通过栅端接Q点,该Q点的电平表示所述条件预充的基于灵敏放大器的触发器当前所存的数据,第七NMOS管MN7通过漏端接D点,该D点的电平表示所述条件预充的基于灵敏放大器的触发器的输入信号;第八NMOS管MN8通过栅端接Q_bar,其中所述Q_bar为Q的反信号,第八NMOS管MN8通过漏端接D_bar,第七NMOS管与第八NMOS管通过源端一同接节点X,形成输出信号节点为X的同或门。技术领域
本发明涉及集成电路技术领域,特别涉及一种条件预充的基于灵敏放大器的触发器。
背景技术
随着集成电路的发展,便携式产品的增多,电路系统对于功耗的降低提出了更高的要求。往往在一个大规模的数字集成电路中,时钟系统占据了总的芯片能耗的25%到40%甚至更高。而时钟系统所产生的能耗中有约90%来自于触发器部分以及时钟网络中驱动触发器的最后一级分支(参见文献[1])。所以降低时钟网络和触发器部分的功耗对于降低整个电路系统的功耗就起着至关重要的作用。时钟网络功耗很高的一个原因在于其节点跳变率达到了100%,而电路逻辑部分的跳变率平均只有时钟部分的三分之一(参见文献[1])。所以合理地设计低功耗的触发器对于整个电路系统的性能提升有着重要的意义。在触发器电路中,往往数据的跳变率要比时钟频率低很多,所以在很多情况下电路节点会产生大量不必要的跳变。所以文献[2,3,4]提出的触发器结构就通过反馈控制的方式来减少节点不必要的跳变来降低功耗。但是这些结构的触发器都需要用到时钟的反相信号,并需要一些额外的电路结构来产生它们所需要的额外的时钟信号,这样不仅会存在时钟的偏移,影响了电路的可靠性,而且增加的额外的电路也带来了更多的功耗。基于灵敏放大器的触发器(Sense-Amplifier-basedxa0Flip-Flop,SAFF)具有单相时钟的特点,并且时钟负载管很少,这样就保证了由时钟跳变所带来的功耗不会很多。并且由于灵敏放大器交叉放大的特点使得电路可以具有更快的速度(参见文献[5])。文献[6]详细比较了各种不同结构的触发器在不同方面的性能,结果表明基于灵敏放大器的触发器在功耗延迟积方面具有明显的优势。对SAFF的优化可以通过反馈控制的方式,对第一级的灵敏放大器重新设计,来消除内部节点不必要的跳变,比如文献[7]中给出的DD-SAFF(有反馈控制的SAFF)。另外一些文献中对第二级SR锁存器进行了改进,得到了一些高速的电路(参见文献[8])。下面详细介绍传统的SAFF。首先介绍基本的SAFF。文献[9]中给出了基本的SAFF的结构,如图1所示。SAFF由两级结构组成:第一级通过灵敏放大器(如图1中的(a)所示)来获取时钟上跳沿时的数据信号,第二级用RS锁存器(如图1中的(b)所示)来存储第一级的采样信号,其中NMOS管MN6管是常通的。SAFF的工作工程大致如下:当时钟信号CLK为0时,PMOS管MP1和MP2导通,NMOS管MN5断开,S点和R点处被预充到高电平,第二级的SR锁存器保持原状态。CLK上跳沿到来后,S点或者R点会根据数据D的不同放电到低电平。具体来讲:如果D点为高电平(1),则S点被放电到低电平(0),R点保持为1;如果D点为0,则R点被放电到0,S点保持为1。一旦R点或者S点被放电到0之后,由于NMOS管MN6管的存在,S点和R点就会处于交叉锁存的状态,直到CLK的下跳沿到后被预充到高电平。从图1可以看出,SAFF只用到了单相的时钟,不存在时钟偏移,电路工作可靠性高。同时SAFF的时钟负载只有两个PMOS和一个NMOS,这样时钟跳变带来的能量消耗就会很低。另外,SAFF采用灵敏放大器作为第一级进行采样可以具有很高的采样速度。这些优势使得基于灵敏放大器的触发器具有很高的性能。但是,这种SAFF在时钟的每个周期都要对S点和R点进行预充和放电。但是实际上,当D点和Q点的电平相同时,就没有必要对内部节点进行充放电。下面要介绍的有反馈控制的DD-SAFF就是根据D点和Q点的不同状态来控制内部节点的跳变,从而节省了大量不必要的能量消耗。下面介绍传统的有反馈控制的SAFF(DD-SAFF)。文献[7]中给出了DD-SAFF的结构,如图2所示。相比传统SAFF,DD-SAFF增加了两个与门,分别与MN1、MN2相连。其工作过程如下:CLK为0时,S点和R点被预充电到1。在CLK上跳为1后的求值阶段:如果D=1且Q=0(Q_bar=1),则MN1导通,S点被放电到0;如果D=0(D_bar=1)且Q=1,则MN2导通,R被放电到0;其他情况下MN1和MN2都不导通,S和R都不会放电,第二级保持住当前数据。这样在D的跳变率较低的情况下,能够节省大量的功耗。但是由于引入了两个与门,增加了12个MOS管,面积会增加很多。同时两个与门在D跳变时会消耗很多的功耗,这都限制了电路性能幅度的提高。另外,DD-SAFF还有一个很大的缺点:如果D的数据已经写入锁存器,并且在预充电阶段一直稳定(此时S和R被预充到1),如果D的跳变发生在下一个周期的时钟上跳沿来了之后(且在下一次预充之前),CLK此时为1,D和Q的不同导致两个与门中就会有一个输出1,MN1或者MN2就会导通,这时候S或者R就会马上被放电,D的数据直接写入了第二级的锁存器。就是说这种情况下,触发器没有在正确的时间点(时钟上跳沿)采样,而是直接将D的跳变反映到了Q端。如图3中给出了HSPICE的仿真波形也证明了这一点(如图3中圈出来的部分所示)。所以DD-SAFF就需要严格约束输入数据跳变沿的位置,牺牲了电路工作的可靠性。上面提到的参考文献如下:[1]Hiroshixa0Kawaguchixa0andxa0Takayasuxa0Sakurai,“Axa0Reducedxa0Clock-Swingxa0Flip-Flop(RCSFF)forxa063%xa0Powerxa0Reduction”,IEEExa0journalxa0ofxa0solid-statexa0circuits,vol.33,no.5,mayxa01998.[2]Yin-Tsungxa0Hwang,Jin-Faxa0Lin,andxa0Ming-HwaSheu,“Low-Powerxa0Pulse-Triggeredxa0Flip-Flopxa0Designxa0WithConditionalxa0Pulse-Enhancementxa0Scheme”,IEEExa0Transactionsxa0Onxa0Veryxa0Largexa0Scalexa0Integration(Vlsi)Systems.[3]Y.T.Liu,L.Y.Chiou,andxa0S.J.Chang,“Energy-efficientxa0adaptiveclockingxa0dualxa0edgexa0senseamplifierxa0flip-flop,”inxa0Proc.IEEExa0Int.Symp.Circuitsxa0Systems(ISCASxa02006),Mayxa02006,pp.4329-4332.[4]MyintWaiPhyu,,Kangkangxa0Fu,Wangxa0Lingxa0Goh,andKiat-Sengxa0Yeo,“Power-Efficientxa0Explicit-Pulsedxa0Dual-Edgexa0TriggeredSense-Amplifierxa0Flip-Flops”,IEEExa0Transactionsxa0Onxa0Veryxa0Largexa0Scalexa0Integration(Vlsi)Systems,Vol.19,No.1,Januaryxa02011.[5]Masatakaxa0Matsui,Hiroyukixa0Hara,etxa0al,“Axa0200MHzxa013mm22-DDCTxa0Macrocellxa0Usingxa0Sense-Amplifyingxa0Pipelinexa0Flip-Flopxa0Scheme”,IEEExa0Journalxa0Ofxa0Solid-Statexa0Circuits,Vol.29,No.12.Decemberxa01994.[6]Markovic,D.;Nikolic,B.;Brodersen,R.W.;,′′Analysisxa0andxa0designxa0ofxa0low-energyxa0flip-flops,′′Lowxa0Powerxa0Electronicsxa0andxa0Design,Internationalxa0Symposiumxa0on,2001.,vol.,no.,pp.52-55,2001.[7]FarshadMoradixa0etxa0al.,“Data-Dependantxa0Sense-Amplifierxa0Flip-Flopxa0forxa0Lowxa0Powerxa0Applications”,IEEE,Customxa0Integratedxa0Circuitsxa0Conference(CICC),19-22xa0Sept.2010.[8]A.G.M.Strolloxa0etxa0al.,“Axa0Novelxa0High-Speedxa0Sense-Amplifier-basedxa0Flip-Flop,”IEEExa0Transactionsxa0Onxa0Veryxa0Largexa0Scalexa0Integration(VLSI)Systems,VOL.13,NO.11,Nov.2005,pp.1266-1273.[9]B.NikoliCxa0etxa0al.,”Sensexa0amplifier-basedxa0flip-flop,”inxa0ISSCCDig.Tech.Papers,Feb.1999,pp.282-283.
发明内容
(一)要解决的技术问题本发明要解决的技术问题是,如何提高电路运行速度,同时降低电路的能量消耗。(二)发明内容为了解决上述技术问题,本发明提供了条件预充的基于灵敏放大器的触发器,包括基于灵敏放大器的触发器SAFF,所述SAFF包括4个PMOS管,即第一PMOS管~第四PMOS管MP1~MP4;6个NMOS管,即第一NMOS管~第六NMOS管MN1~MN6;以及电源线,所述SAFF还包括:第七NMOS管MN7和第八NMOS管MN8组成的同或门,该同或门的输出信号节点为X;第五PMOS管MP5和第六PMOS管MP6;第五PMOS管MP5的第一端与第一PMOS管MP1的一端连接,第二端与电源线连接,第三端与节点X连接;第六PMOS管MP6的第一端与第二PMOS管MP2的一端连接,第二端与所述电源线连接,第三端与节点X连接;第七NMOS管MN7的栅极的节点为Q点,该Q点的电平表示所述条件预充的基于灵敏放大器的触发器当前所存的数据,第七NMOS管MN7的源极或漏极的节点为D点,该D点的电平表示所述条件预充的基于灵敏放大器的触发器的输入信号。其中,第六NMOS管MN6的栅极与节点X连接。其中,第五PMOS管MP5和第六PMOS管MP6的第一端均为源极或漏极,第二端均为漏极或源极,第三端均为栅极。其中,第七NMOS管MN7的漏极或源极与第八NMOS管MN8的漏极或源极相连的节点为X。(三)有益效果本发明具有以下有益效果:本发明通过在现有SAFF基础上增加一个同或门以及两个由X点的电平控制的PMOS管,并通过判断当前所存数据(Q点的数据)与输入信号数据(D点的数据)的不同状态来决定是否进行预充,一方面,消除了电路内部节点不必要的跳变,另一方面DDP-SAFF消除了传统SAFF电路中存在的竞争问题。这样使得DDP-SAFF在具有与传统SAFF相当的速度的同时,极大地降低了输入信号跳变率较低的情况下的能量消耗。DDP-SAFF还克服了DD-SAFF存在特殊情况下数据取样发生时序错误的缺点。通过HSPICE的仿真验证也表明DDP-SAFF不仅具有最小的延迟,而且在数据跳变率低于35%时,具有最低的功耗。当触发器处于不工作状态即数据跳变率为0时,功耗的降低可以达到73.1%。所以在大规模集成电路设计中,DDP-SAFF可以发挥重要的作用。
附图说明
图1是传统的基本SAFF的电路图;图2是传统的DD-SAFF的电路图;图3是图2的DD-SAFF的出错波形;图4是本发明的DDP-SAFF的电路图;图5是图4的DDP-SAFF的工作波形;图6是三种触发器的仿真配置图;图7是图1的SAFF、图2的DD-SAFF以及图4的DDP-SAFF在不同跳变率下的功耗比较图。
具体实施方式
下面结合附图和实施例,对本发明的具体实施方式作进一步详细描述。以下实施例用于说明本发明,但不用来限制本发明的范围。本发明提出了一种条件预充的基于灵敏放大器的触发器(Data-Dependent-Prechargexa0Sense-Amplifier-basedxa0Flip-Flop,在本发明中简称为DDP-SAFF)。本发明采用了反馈控制预充的方式,对第一级灵敏放大器进行了重新设计,降低了SAFF的功耗。第二级灵敏放大器结合高速的SR锁存器组合成高性能的触发器。本发明是根据图1中D点和Q点的不同状态来控制内部节点的跳变,从而节省了大量不必要的能量消耗。从上文的分析可以得出,传统DD-SAFF会出错的原因在于每个时钟的低电平期间都会对S点和R点进行预充,这样的话在时钟高电平到来之后,D点的数据如果变化的话必然会对S点或者R点进行放电,这样就出现了时序错误。本发明的DDP-SAFF就是根据输入数据的不同来控制是否进行预充,从而达到降低冗余跳变节省功耗的目的。DDP-SAFF电路结构如图4所示。在图1(传统的SAFF)的基础上,首先,增加了两个NMOS管MN7和MN8组成的同或门,其中ntent="drawing" img-format="tif" inline="yes" orientation="portrait" wi="266"/>,“-”表示求反,例如,如果D=1(表示高电平),则对其求反得到0(表示低电平),图4中D_bar表示D的反信号,Q_bar表示Q的反信号。另外增加了两个由X点的电平控制的PMOS管MP5和MP6来控制预充。如果D点和Q点电平相同的话,X点就处于高电平,那么MP5和MP6就会断开,预充不会进行,S和R也会保持住当前的状态。直到D点的电平发生变化,D和Q点的电平不同,且X点的电平变为低后,MP5和MP6才会导通,预充才被允许。这样的话,就算D点的电平的变化发生在时钟CLK的高电平期间,由于之前一直没有进行过预充,D点的电平的变化也不会对S和R点的电平产生影响。另一方面,传统SAFF的MN6管是常通的,这样会在信号写入的时候产生竞争,影响电路速度,而在本发明的DDP-SAFF里,将MN6管的控制端换成了X点,这样的话只有在D和Q点的电平相同的时候(即需要保持数据的时候)MN6才导通,S和R点就会保持住当前状态。当D和Q点的电平不同时(在下一个时钟的上跳沿需要写入数据),MN6是不导通的,这样,求值阶段的时候就不存在竞争,电路的速度也会得到提升。图4的结构中,X点的信号是用两个NMOS管组成的传输门来产生的,而没有用CMOS传输门来产生,其原因在于,这种结构虽然存在高电平损失,但是实际上对电路的工作性能基本没有影响。重要的是,这种结构中X点能够具有理想的低电平,这样的话MP5和MP6仍然能够完全的导通(可以预充理想的电平),MN5仍然能完全的截止(可以完全消除竞争)。而且由于只用到两个NMOS管,极大的简化了电路的结构,减少了D和Q点的负载,进而提高了电路性能。图5给出了DDP-SAFF的仿真波形,可以看出DDP-SAFF能够正常地工作,不会出现图3所示的DD-SAFF中存在的时序错误。下面给出对本发明的电路仿真验证结果。对触发器电路进行仿真验证时,为了模拟真实的输入环境,使得测量更加的精确,采用图6所示的结构分别对图1、图2、图4的三种触发器进行仿真。采用SMIC(中芯国际)65nm的工艺库,利用HSPICE(一种仿真工具)对SAFF,DD-SAFF和DDP-SAFF进行仿真对比。为了评价这三种电路各自的性能,主要对它们的速度和功耗进行了对比和分析,图6中,“功耗读取”(powerxa0reading)指的是所测量的功耗是虚线框内这部分电路的功耗。图7给出了在数据信号D不同的跳变率α(这里定义为T_clk/T_data,T_clk表示时钟信号CLK的周期,T_data表示输入信号D的周期)的情况下,三种基于灵敏放大器的触发器(SAFF、DD-SAFF、DDP-SAFF)的功耗曲线图。可以看到在数据跳变率较低的情况有反馈控制的DD-SAFF和DDP-SAFF相比传统的SAFF有明显的功耗优势。其中在触发器不工作的状态下(跳变率等于0),DDP-SAFF相比SAFF节省的功耗达到了73%。当数据跳变率越来越高的情况下,由于有反馈控制的基于灵敏放大器的触发器DD-SAFF、DDP-SAFF相比传统SAFF增加了额外的结构,导致其具有了更高的功耗。所以有反馈控制的SAFF适用于数据跳变率较低的情况。在实际中,有很多情况下(比如计数器的高位)的触发器,其数据跳变率都远远低于时钟频率,本发明提出的DDP-SAFF就能发挥更大的作用。另外从图7中还可以看出DDP-SAFF相比DD-SAFF,不管在什么跳变率下,都有明显的功耗优势。为了更加精确地比较3种触发器电路的性能,表1列出了跳变率为25%时,三种触发器电路的延迟时间(T_C-Q)、功耗Power以及功耗延迟积(PDP)情况。显然DDP-SAFF在不仅具有最低的功耗(相比SAFF降低24.8%,相比DD-SAFF降低16.8%),而且具有最小的延迟。如果我们用功耗延迟积PDP来评价三种电路各自的性能,那么相比传统SAFF,DDP-SAFF降低了功耗延迟积达到25.4%(相比DD-SAFF降低24.8%)。如果进一步考虑更低的数据跳变率的情况的话,这一比例将会继续增大。表1跳变率为25%时,三种触发器电路的延迟和功耗
xa0xa0T_C-Q(单位:ps)
xa0Power(单位:uw)
xa0PDP(单位:fJ)
xa0xa0SAFF
xa0xa048.92
xa02.924
xa0143.0
xa0xa0DD-SAFF
xa0xa053.73
xa02.642
xa0141.9
xa0xa0DDP-SAFF
xa0xa048.54
xa02.199
xa0106.7
可以看出,本发明提出的DDP-SAFF相比传统的SAFF,DDP-SAFF采用了反馈控制的方式来降低数据跳变率较低的情况下的能量消耗,同时通过消除电路内部竞争来提高了电路的速度。另一方面,DDP-SAFF还克服了DD-SAFF存在特殊情况下数据取样时序错误的缺点,这使得DDP-SAFF在各方面都具有了明显的优势。最后通过HSPICE的仿真验证也表明DDP-SAFF不仅具有最小的延迟,而且在数据跳变率低于35%时,具有最低的功耗。当触发器处于不工作状态即数据跳变率为0时,功耗的降低可以达到73.1%。所以在大规模集成电路设计中,DDP-SAFF可以发挥重要的作用。还可以看出,本发明的DDP-SAFF通过判断当前所存数据(Q点的数据)与输入信号数据(D点的数据)的不同状态来决定是否进行预充,一方面,消除了电路内部节点不必要的跳变,另一方面DDP-SAFF消除了传统SAFF电路中存在的竞争问题。这样使得DDP-SAFF在具有与传统SAFF相当的速度的同时,极大地降低了输入信号跳变率较低的情况下的能量消耗。在SMICxa065nm工艺库下,用HSPICE的仿真结果表明,与传统SAFF相比,DDP-SAFF不仅具有与传统SAFF相当的速度,而且当数据跳变率为25%的情况下可以降低功耗延迟积25.4%。当数据跳变率进一步降低时,功耗降低幅度甚至可以达到70%以上。以上实施方式仅用于说明本发明,而并非对本发明的限制,有关技术领域的普通技术人员,在不脱离本发明的精神和范围的情况下,还可以做出各种变化和变型,因此所有等同的技术方案也属于本发明的范畴,本发明的专利保护范围应由权利要求限定。